隨著高速電路的不斷發展，時鐘頻率早已進入吉赫茲時代，電路板尺寸的減小、設備集成度的提高，使得信號完整性問題變得越來越重要。當時鐘頻率超過100
MHz時，如果不滿足系統的信號完整性要求，可能導致系統工作不穩定，同時也會帶來EMC問題。隨著FPGA和DSP處理速度的提高，帶來的信號完整性問題日益嚴重，這需要電子工程師重點考慮。
目前，有很大一部分文章從理論上分析信號完整性，而從實際應用方面分析的文章較少。基於此，本文主要研究通過對EP2C8和TMS320F2 812組成的系統所涉及的模擬問題進行了分析和研究，通過對關鍵信號線的模擬來分析系統的信號完整性。
1 HyperLynx軟體
HyperLynx是Mentor
Graphics公司推出的高速模擬工具，從內容上可分為信號完整性模擬(SI)、電源完整性模擬(PI)和電磁兼容性模擬(EMC)；從結構上可分為板前模擬(LineSim)和板后模擬(BoardSim)。為了保證PCB設計的成功率，在設計前遵守一些良好的設計規則很重要。HyperLynx軟體則提供了一個驗證設計方法和檢測PCB性能的環境，這將會提高工作效率。
2 面向系統的信號完整性模擬分析
2．1 系統構成和關鍵信號
TMS320F2812和EP2C8構成的系統原理框圖如圖1所示。
由於系統信號線眾多，如果全部對它們進行模擬，將會花費很大的時間，只需對茨鍵信號模擬。根據器件上升沿、工作頻率、走線長度、時鐘信號等作為劃分關鍵信號的條件。明確了高速信號有TMS320F2812和EP2C8的通信埠、時鐘網路、EP2C8數據接收端等。這些高速信號易受干擾同時又容易干擾其他網路，需要著重考慮這些信號線的設計。通過HyperLynx的模擬可以優化這些走線，找到合適的設計方法。
2．2 系統板層設計
在對系統模擬前，需要確定PCB疊層數、走線特性阻抗等，這是系統進行信號完整性模擬的基礎。對於微帶線，IPC推薦的特性阻抗近似式為：
式中：h是導線離參考層的距離；w是導線寬度；t是導線厚度；由上式可知當w=2h時，走線特性阻抗為50
Ω，這可以作為經驗公式。該系統採用4層電路板，相對介電常數εr為4．3的FR4材料，走線特性阻抗設定為50 Ω，PCB板的厚度是1
mm，具體疊層方案如圖2所示。
3 LineSim模擬
LineSim可以在布局布線前對所設計的方案進行模擬，將模擬的結果作為實際布線的約束條件，在初期預測和消除信號完整性問題。
3．1 高速信號線端接模擬
信號反射的原因是信號沿導線傳播所受到的瞬態阻抗發生變化時，則一部分信號將被反射，另一部分發生失真並繼續傳播下去，這將導致波形的邊沿處發生振鈴現象。一般要求過沖幅值限定在150
mV左右，否則會造成EMC問題。典型的端接方式包括：源端串聯端接；遠端並聯端接；遠端戴維南端接；遠端RC端接。其中源端串聯端接使用器件少並且效果好，因此該系統採用源端串聯端接方案。
由於EP2C8採用20
MHz獨立的有源時鐘，因此在模擬時只需考慮EP2C8的CLK。若將有源晶振的輸出直接和EP2C8相連，則LineSim模擬的結果如圖3(a)所示，信號邊沿處有振鈴現象，電壓過沖幅值3．629
V，下沖值為-450．2 mV，超過了過沖幅值範圍。當採用一個阻值為50
Ω源端串聯電阻時，SI模擬的結果如圖3(b)所示，接收端接收到的時鐘信號在跳變處無振鈴現象，抑制信號反射的效果很好。
串擾是信號完整性問題之一，它是指有害信號從一個網路轉移到相鄰網路。串擾可分為近端串擾(NEXT)和遠端串擾(FEXT)，傳輸線的反射跟串擾也有聯繫，採用合適的源端端接和遠端端接可以在一定程度上減小串擾。但串擾與信號之間的容性耦合和感性耦合有關，串擾不可能完全消除，只能減小。在TMS320F2812和EP2C8之間有大量的高速數據線，如果不進行處理則有可能接收錯誤的數據。圖4所示為用LineSim對數據線D8，D9和D10進行SI模擬的結果，設定D9是被干擾的網路，D8、D10是攻擊網路，振蕩頻率為20
MHz，端接電阻為50 Ω。從圖可知D9受到的干擾較小，過沖電壓只有122 mV。如果想要進一步減小串擾則可以減小走線寬度到8
mil，同時縮短走線耦合長度。3．2 高速信號線時序問題
TMS320F2812和EP2C8之間數據收發率高，因此時序就變得十分重要，如果兩信號到達接收端的時差近似於一個採集周期將導致接收到錯誤的數據。為了避免這種時序可題的發生，通過蛇形線來保證高速信號走線長度的一致，如圖5所示。PCB設計的工具是Altium公司的DXP
2004。
4 BoardSim模擬
BoardSim是在PCB繪製完成後進行的模擬，生成整版報告，驗證原有設計的合理性、修正布局布線。模擬將利用器件的IBIS模型對已經設計好的PCB走線進行模擬，包括信號完整性、EMC、時序等。
4．1 串擾模擬驗證
第3．1節中已經對D8，D9和D10進行了串擾模擬，現在用BoardSim來驗證上述模擬結果。考慮到實際電阻值沒有50
Ω，所以採用端接電阻值為51 Ω，振蕩頻率為20
MHz。圖6所示為當D8，D10有數據通信時D9受到的干擾。由圖可知，D9處的波形抖動很小，串擾電壓過沖只有44．8
mV，下沖電壓只有-39．8 mV，基本上不會影響D9的信號，結果表明已經通過信號完整性檢查。
4．2 端接模擬驗證
主要驗證時鐘信號和數據線的端接方案的合理性。
4．2．1 時鐘信號的端接
時鐘信號網路標號為CLKIN，端接電阻阻值是51 Ω，SI模擬的結果如圖7所示，可見BoardSim模擬與在LineSim中的模擬相差無幾，滿足SI要求。
4．2．2 數據線的端接
雖然用蛇行線可以解決信號的時序問題，但要注意的是蛇形線對信號完整性有一定影響。蛇行線的間距越小、耦合長度越長，則信號的串擾也越大，因此設計時需要注意這一點。表1是EP2C8與TMS320F2812之間的D0～D15這16根數據線長度，最短的網路是D14隻有2．661inch，最長的是D7有2．856
inch，長度變化控制在(2．76±0．1)inch之內。SI模擬結果見表2。
表2為BoardSim對數據線SI批量模擬結果。從中發現16根數據線的上升和下降沿的具體時延基本相當，說明通過正確端接和等長線保證了信號接收端的質量和時延等要求。接著對這幾根數據線進行批量的EMC模擬，模擬設定的標準是FCC和CISPR，結果為Net's
EMCis within selected limits，可知系統滿足EMC要求。
5 結語
本文利用HyperLyn軟體和元器件的IBIS模型對TMS320F2812和EP2C8系統進行了信號完整性模擬分析。通過分析可知，合適的端接電阻可以大大減小信號在導線上的反射和串擾。採用蛇形線的走線方案解決了高速數據線的時延問題，走線長度匹配后的數據線在上升／下降沿的具體時間基本相當，滿足SI要求。
